数字革命通过改造人们与周围世界的关系已经改变了我们通信、工作和旅行的方式。数字化电子设备通过支持由各种便携式、可访问的交互式通信媒体构成的巨大网络已经改造了我们的世界。然而，数字技术大有前途的优势只有当它和模拟技术的能力一样好时才能体现出来，以便忠实地将由“1”和“0”表示的数字语言还原为原始的模拟信号。

数字革命的进步一直遵循摩尔定律——芯片中的晶体管数目每18个月翻一番。而模拟技术遵循的则是墨菲定律来表述——如果可能出现任何错误的话，那么，一定是定律本身的错误。模拟技术以更为有规律的步调发展，支配其发展的不是工艺的增强，而是在电路和物理晶体管建模中的创新。这些技术创新从多个维度逐步提高性能、降低功耗和提高集成度。

集成趋势和灵巧划分案例
集成趋势是随着产量和系统成熟程度而变化的；在许多情况下，系统的认可和单位产量绝不能证明经过多轮改进的开发是正确的。在其它一些诸如基站、仪器仪表和军事的应用中，严格的性能要求导致必须采用分立方案实现。在有些情况下，例如用户普遍认可的蜂窝和Wi-Fi网络，竞争压力迫使不断降低成本。由于技术的部署成本越来越昂贵(例如掩模工艺、测试工具和工程成本)，从而需要回报来支撑相关研发投资的增加。同时，竞争压力迫使公司在标准生命周期的早期大量投资。如果市场已经起飞，而一个公司的芯片组还没有准备好，那么其结果可能是非常可怕的。

事实上，为了确保当市场起飞时一切都准备好，企业不得不做前期投资，而且这种投资金额越来越高；与此同时，客户要求他们的供应商提供越来越高的性能。如何从当今复杂的通信系统所要求的研发投入中获得可接受的回报成为一个非常棘手的问题。根据SoC的复杂程度——90nm线宽制造工艺所需的开发成本可以很容易就达到1千万到2千万美元，有时甚至更高。一个新设计的成功与否取决于对其IP颇有价值的市场的认知，以及后续各阶段为满足用户需求的合作伙伴的选取。能够全面解决各方面系统开发问题的公司越来越少。然而，重点放在性能成本、上市时间和资金回报却是最根本的要求。

对于新兴的通信应用(例如WiMAX)，第一代系统通常已经采用多芯片IC进行开发。媒体访问控制器(MAC)和调制解调器部分可采用FPGA和现成的DSP；射频(RF)部分通常采用分立元件，例如LNA、混频器和频率合成器，使用ADC和DAC桥接模数之间的鸿沟。随着产量增加，数字逻辑各部分经常被集成到一块特定的ASIC上，在某些情况下，为了与高集成度的RF解决方案一起使用，ADC/DAC也被集成到数字ASIC上。对于尺寸受限制的其它应用，例如手机和USB软件狗，模拟和数字功能模块需要被集成在一起，或者在一个系统中采用多芯片模块封装，或者采用单芯片。有许多不同的方法可以用来减小芯片面积和降低成本，而现在的发展趋势是随着产量的上升、芯片面积和成本下降。在某些情形下，成本为王，甚至可以牺牲RF性能(例如，一些WLAN消费应用)，尽管用户可能没有认识到这一点。而在另一些情形下，芯片面积是关键，所以功能的集成度是驱动力。

成功的秘诀不止一条。各个企业凭借许多不同的集成方法和降低成本策略已经取得了成功。显然，开发方案的选择必须使电子材料成本(eBOM)、封装尺寸和上市时间最小。系统划分的灵巧设计对取得成功起到重要作用。


图1：混合电路中模拟和数字的传统划分方法。

传统划分方法：上市时间风险
将混合信号电路集成到一颗数字ASIC上会带来许多实现难题，并且产生上市时间问题，更重要的是给产品带来了收益时间风险。即使混合信号内核已经单独得到验证，其性能却取决于集成环境。其中电源布线、寄生电容和工艺变化——这些对于纯数字芯片并不重要的问题——现在都变得格外重要。

从经过FPGA验证的纯数字设计到流片生产需要2~6个月的时间，主要取决于复杂度、设计流程和自动化工具。另一方面，完成混和信号设计到首次流片所需要的时间是数字设计的三倍——假设模拟内核是现成的且所选择的制造工艺适当且经过验证。由于信号幅度处于微伏范围的模拟电路对数百万个晶体管开关所产生的噪声特别敏感，所以需要特别关注并进行多次设计和布线检查，从而增加了流片生产周期和提供样片的时间。

问题并非无法克服。有多种方法可以用来减轻电路中的相互干扰，但这些方法都需要精心设计定制的掩模版图，它需要工程时间和资源。当然需要开发一套完整的可能超出工程团队能力范围的新的核心能力。

评估板的设计和布线也对器件的混合信号部分的性能有着重要影响。在参考设计板上的模拟I/O对外部噪声很敏感，所以设计的混合部分的电源布线需要高度隔离。除去模拟I/O会使噪声耦合问题减到最小，此外，可以解决来自不同厂家提供的模拟内核(例如，RF芯片和混合信号转换器内核)的接口问题。例如，一些现有的ADC内核推荐采用一个分立5V运放驱动缓冲器，以达到产品使用说明中规定的性能。对于采用更小线宽(例如130nm或90nm)工艺制造的调制解调器，当使用不同厂商的RF芯片时，必须减少信号摆幅和共模电平并加以匹配。这些附加的考虑还需要宝贵的工程资源。

为了争夺市场份额，在市场上屈居第二通常意味着必须大幅度削减产品价格。如果选择纯数字或FPGA设计流程则可以把产品大规模生产的时间缩短6~12个月。

获得功能正常的硅片仅仅是第一步——把混合信号IC投入生产却面临其自身的挑战。混合信号电路对一些工艺变化很敏感，例如门限、泄漏、材料电阻和其它工艺参数。通常，随着混合信号的性能降低，系统性能也将随之降低。

对于大规模生产的产品市场，具备多个制造基地的生产能力是确保及时供货和最优化成本的根本保证。相对于数字设计对制造厂的选择时无所谓而言，而将混合信号电路的生产转移到不同的制造厂则是很花费时间的，而且可能需要大面积的重新设计和优化技能。将资源与不同制造商的制造流程整合在一起通常是很困难的，尽管这些资源在其它地方却都用得很好。

传统划分存在的另一个重要问题是它需要一个成对匹配方法。换言之，因为ADC和DAC与RF部分是分离的，所以迫使两颗芯片和多个功能电路之间共同参与同一实时环路，例如自动增益控制和发射功率控制环路。为了最优化由分立器件构成的参考设计，要预先做一些重要工作。

以上这些模拟信号和混合信号设计所面临的挑战使系统级设计团队减少了对其核心竞争力的关注，并且可能推迟新产品投放市场的时间。

灵巧划分
随着RF CMOS工艺的成熟以及模拟和RF建模能力的进步，现在就有可能将数据转换器和其它混合信号模块集成到RF IC之中。下面将介绍为何在一些通信系统中用数字接口替代传统模拟基带接口，从而提供一种“灵巧”的系统划分方法。

这里推荐的划分方法包括对诸如RF系统级芯片之类的功能单元的适当划分，从而提供一套完整的从RF到数字转换的解决方案，其中包括控制环路所需要的全部功能，如自动增益控制、发射功率控制和RF校准环路。在射频前端引入控制环路不但便于使用而且更易于与不同数字基带物理层(PHY)调制解调器的混合和匹配。ADI/Q数字I/Q接口是为RF前端和数字基带之间的接口而提供的。该接口包含双向控制线和数据线，并支持互操作性且易于使用。实时软件控制的减少导致系统的设计更为简单。全部模拟信号和RF专用控制部分都被划分到RF前端。

通过降低单元成本来进一步降低开发成本
以高需求和大规模生产为特征的市场细分吸引着越来越多的公司进入市场。为了成功地确保领先地位和日益增加的市场份额，方案提供商需要重视芯片组的整个制造成本。灵巧分划分可以有效地降低芯片成本。

对于通信系统，例如WiMAX和宽带无线接入，至关重要的是消费价格点必须低于100美元。例如，用于ADSL和802.11g Wi-Fi的客户端设备(CPE)(20~30美元)随着价格下降产量急剧增加。新兴的市场如WiMAX也会经历类似的价格压力。预期到2007年中期，CPE终端用户的价格会降低到100美元以下。为了实现这项目标，芯片组的定价需要降低到20~25美元范围之内。这可能比目前的成本低许多，因此需要重大的改进才能确保在该市场价格条件下能产生可接受的利润。

从模拟RF到数字RF IC可以帮助我们实现这一转变。


图2：混合信号ASIC的设计周期时间

对于现有工艺，混合信号ASIC设计成本比纯数字ASIC高，增加成本的原因有以下五个主要方面：

1. 对于一种特定的工艺，混合信号器件的制造工艺的成本本来就很高。混合信号工艺的特点是需要额外的处