FPGA所具有的设计灵活性和大吞吐量特性使其成为传统数字信号处理(DSP)器件可靠的芯片解决方案,例如无线基站、医学成像和图像记录等高性能DSP应用。在很多情况下,FPGA和高密度ASIC、DSP一起布置在同一块电路板上。通常由ASIC和FPGA分担的硬件功能现在主要由FPGA来实现,这是因为FPGA能够为DSP提供具有成本效益的方案,广泛应用于各种领域。

标准单元ASIC由于其性能、密度、复杂的逻辑设计和每单元成本优势而成为常用器件。但是,该类ASIC同样会延长智能电磁流量计产品面市时间,开发成本较高,特别是功能需求改变或者产品没有达到预期产量时,将会带来很大的投资风险。

例如,许多公司在开发ASIC实现3GPP标准蜂窝基站DSP功能时,经济损失极大,其原因在于该标准在其制定过程中总是不断变化。

FPGA不但具有较高的吞吐量和灵活性,还比传统DSP处理器具有更基本的数据处理能力。由于FPGA可以在硬件中重新配置,因此能够提供完整的硬件定制功能,在各种DSP中实现。FPGA还具备对关键DSP应用非常重要的特性,如嵌入式存储器、磁性翻板液位计、DSP模块和嵌入式处理器。

采用90 nm技术制造的FPGA可提供多达96个的嵌入式DSP模块,384个420MHz 18×18乘法器。这相当于超过160Gbps的吞吐量,性能比当今市场上最快的DSP还要超出30倍。FPGA提供更多的可编程逻辑单元,实现增强信号处理功能,如Rapid I/O等高速接口以及蒸汽流量计、DDR2控制器等外部存储器接口。由于FPGA可提供高达8 Mb的大容量嵌入式存储器,因此在某些应用中可以不再需要外部存储器。

结构化ASIC的DSP开发流程

结构化ASIC是FPGA和标准单元ASIC设计的折中方案,也是开发人员在高性能、批量DSP应用中重新考虑是否使用传统ASIC的另一个原因。结构化ASIC可实现标准单元ASIC那样的性能和功耗,每单元成本比FPGA低一个数量级,总体开发成本非常低。从芯片的角度看,结构化ASIC在预加工基本阵列方面与FPGA非常相似,对给定器件都提供预定义逻辑、雷达物位计、存储器、时钟网络和I/O资源。采用90 nm工艺技术制造的最新一代结构化ASIC可提供高达2.2M的ASIC逻辑门,以实现逻辑和DSP功能,以及DSP模块专用的1.4M逻辑门和8.8 Mbits存储器。

面向FPGA的DSP开发流程也可用于实现结构化ASIC,如标准综合、验证、时序分析和等价检验工具等。该开发流程为由硬件和软件划分的DSP系统提供系统级集成能力和灵活性。此外,可以组合各种开发工具实现完整的设计平台,使金属管转子流量计用户在单个系统中能够获得硬件和软件组合性能和灵活性优势。

面向结构化ASIC的完整DSP系统设计需要高级算法和硬件描述语言(HDL)开发工具支持。最近几年中,用于实现FPGA和结构化ASIC的MATLAB/Simulink工具得到了广泛应用。这种工具使系统、算法和硬件设计人员能够共享一个通用开发平台,从而缩短了产品面市时间。MPEG4、JPEG2000、H.264视频压缩和WiMAX前向纠错等算法知识产权(IP)针对FPGA和结构化ASIC进行优化,从而进一步缩短产品面市时间。

但是,如果经过验证的初始FPGA设计并没有作为结构化ASIC而去实现大批量产品,该开发过程将会与标准单元ASIC具有同样的风险。为降低这种风险,设计方法必需支持FPGA原型至结构化ASIC的无缝移植。同样,系统应支持FPGA和结构化ASIC引脚对引脚兼容,这样可消除系统重新开发和验证对设计重制和计划进度的压力,从而大大地节省成本,带来前面提到的产品及时面市优势。

结论

以前,开发人员不得不采用标准单元ASIC来实现其价格、面积和性能目标。在当今市场上,不断增加的竞争压力和更短的产品生命周期使设计人员没有足够的时间来开发和细化那些性能更高、更复杂的设计,这些设计通常需要较长的验证和仿真周期。结构化ASIC价格低至15美元,密度高达2.2M ASIC逻辑门,系统性能达到350MHz,为开发人员提供标准单元ASIC合适的替代方案,在大量的DSP应用中,将设计风险、开发成本以及产品及时面市的代价降到最低。